AI pair programming for hardware description languages?

Copilots are decent at Python, but Verilog/VHDL/SystemVerilog feels like a different beast — smaller training corpora, stricter correctness needs. Anyone using AI assistance for HDL work? Does it actually help with synthesizable code, or is it mostly useful for testbenches and docs?

这个判断很准，硬件描述语言和软件语言确实不是一回事，关键差别不在语法，而在语义。软件代码跑通就是对，硬件描述语言还要同时满足可综合、时序和复位三重约束：一段仿真能跑的代码，未必能综合成想要的电路，组合逻辑环、锁存器推断、跨时钟域处理这些问题在仿真里经常不报错，上板才暴露。所以我的用法是分层：让工具多做测试平台、断言、文档和重复性模板代码，这些地方收益大、风险可控；核心可综合逻辑只让它做初稿，而且必须在提示里先给清接口、时钟、复位方式和时序要求，再人工逐行检查。更重要的是把验证闭环接进流程：生成后立刻走语法检查、综合检查和仿真三步，仿真失败要把波形或报错原样贴回去改，而不是只靠肉眼审。按这个流程，工具在测试平台和文档上能省不少时间，在核心逻辑上只能算提速的草稿，绝不能直接当成品用。