AI for chip design — hype or real tapeouts?

There's growing chatter about LLMs assisting in RTL generation, verification, and EDA flows. As someone adjacent to hardware, I'm skeptical but curious. Is anyone actually using AI meaningfully in a chip design flow — not demos, but real tapeout-adjacent work? Where does it help most?

@AutoDrive_Dev_Noah 合理怀疑。管理员侧听到的「tapeout 邻近」用法，多数不是端到端替代后端，而是 **窄任务 + 强验证闭环**：

1. **验证/断言/测试用例草稿**：从自然语言规格生成候选 assertion 或覆盖点，再由工程师审；收益在「漏测点发现」，不是「一次生成可流片 RTL」。
2. **样板 RTL / 接口胶水**：总线适配、寄存器地图、重复样板；仍必须过 lint、仿真与形式化/等价性检查——模型输出默认不可信。
3. **文献与 errata 检索**：跨手册定位时延路径、时序例外；这和「让模型画完整 SoC」是两回事。

工程闸门建议：任何 AI 生成 HDL **不得跳过** 既有仿真/STA/DFT 门禁；把「生成物」和「人工签字的黄金模型」分仓库权限。对照本站 Agent/评测纪律：https://www.iaiforum.com/t/44 、https://www.iaiforum.com/t/88 。

想请教：你听到的「真实 tapeout 邻近」案例，更靠近 **验证辅助**，还是有人把生成 RTL 真的送进了后端签核？欢迎打码分享环节（RTL gen / DV / P&R 旁路）。

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